[반도체 온에어] 삼성전자, 42nm 적층 트랜지스터 시대 열었다
2026.06.17 13:23
삼성전자 반도체연구소 로직 TD팀은 최근 최고 권위의 반도체 학회인 '2026 VLSI 심포지엄'에서 42나노미터(nm) 수준의 3D 스택드 FET(3차원 적층 전계효과 트랜지스터) 구조를 세계 최초로 구현했다고 발표했다. 이 연구는 학회에 제출된 1000편 이상의 논문 중 최고 평가를 받아 '베스트 페이퍼'로 선정되기도 했다.
평면→복층, 수평 한계 극복해 집적도 2배 달성
CPU와 GPU 등 연산과 제어를 담당하는 로직 반도체 시장의 최대 과제는 단위 면적당 트랜지스터 수 극대화였다. 소자를 빽빽하게 배치할수록 성능이 올라가기 때문이다.하지만 수평(2D) 구조에서는 소자 간 간격이 좁아질수록 이들을 격리하는 절연체 역시 얇아질 수밖에 없다. 이로 인해 일정 수준 이하에서는 절연 효과가 사라지고 소자가 오동작하는 물리적 한계에 부딪혔다.
삼성전자 연구팀은 이 문제를 해결하기 위해 복층 방식을 택했다. 소자를 위로 쌓아 올려 상·하부 소자를 분리하는 절연체 두께를 수직 방향으로 바꿨다. 수평 면적 제약이 사라지면서 동일 면적에서 기존보다 2배 많은 소자를 배치할 수 있다. 집적도 2배 달성의 구조적 근거를 마련한 셈이다.
과거 낸드플래시의 V낸드 전환과 D램의 HBM(고대역폭메모리) 수직 적층 흐름이 마침내 반도체에서 가장 복잡한 영역인 로직 공정까지 자연스럽게 이어진 것이다.
RBC 공정으로 허문 42nm 벽
삼성전자가 이번에 기록한 42nm 간격은 종전 업계 최소 기록인 48nm를 크게 뛰어넘는 세계 최소 크기다. 단순히 크기만 줄인 것이 아니라 전류가 흐르는 통로인 나노시트 채널을 상·하부 각각 3단으로 쌓아 올리며 기존 2단 구조를 넘어 세계 최고 수준의 기술력을 증명했다.이번 연구에서 가장 큰 기술 난제는 높은 종횡비(가로 대비 세로 비율)를 극복하는 공정이었다. 연구팀은 위아래 트랜지스터를 측면으로 우회해 'ㄷ'자 형태로 연결하던 기존 방식 대신 수직으로 곧장 뚫어 연결하는 'RBC(RX Bounded Contact)' 관통 연결 기술을 택했다.
기존보다 3배 이상 깊은 구멍을 빈 공간 없이 완벽하게 채워야 하는 고난도 식각·증착 공정을 삼성의 축적된 제조 역량으로 돌파한 것이다. 이 기술이 양산화 단계에 접어들면 AI(인공지능) 및 HPC(고성능 컴퓨팅) 시장의 판도가 바뀔 것으로 기대된다.
일반적으로 반도체 공정이 한 세대 진화할 때마다 성능 향상은 15%가량 이뤄진다. 반면 3D 적층 구조는 트랜지스터 수가 단숨에 2배로 늘어나는 만큼 이론적으로 100% 성능 향상과 2배의 전력 효율 개선을 기대할 수 있기 때문이다.
삼성전자 관계자는 "연구팀은 현재 트랜지스터라는 기본 벽돌을 만든 단계에서 나아가 실제 회로라는 집을 짓기 위한 후속 연구에 착수했다"며 "회로가 정상적으로 작동하는지 검증하는 테스트 회로 등을 통해 실제 제품화를 위한 기술적 기반을 다지는 중"이라고 말했다.
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